高速PCB设计中如何保证信号完整性？这一文告诉你答案，7种措施
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今天主要是关于：保证高速PCB设计中信号完整性的7个方法。
一、什么是PCB中的高速信号？
高速信号一般指频率范围从50 MHz-3 GHZ 的信号，例如时钟信号。理想情况下，时钟信号是方波，但实际上不可能立即将低电平变为高电平的，反之亦然。时钟信号有一个特定的上升和下降时间，因此在时域中看起来就是一个梯形。但是在频域中，时钟信号的高频率谐波的幅度取决于上升和下降的时间，如果上升时间比长等于谐波幅度就会变小。
二、为什么高频会出现信号失真？
在低频（>1kHz）下，信号保持在数据特征限制范内。当速度增加时，对高频率的影响开始发挥作用，导致振铃、串扰、反射、接地反弹和阻抗不匹配问题，不仅会影响到系统的数字特征，还影响模拟特征。出现这些问题后，也会影响I/O接口和内存接口的数据速率。但实际上通过PCB设计和有效地PCB布局布线，可以避免这些问题。
三、保证高速PCB设计中信号完整性的7个措施
1、高速PCB设计中对阻抗进行控制
影响阻抗控制的三个因素是基板材料、走线宽度和走线距地/电源层的高度。
在低频下PCB轨道由直流特性定义，被认为是一个理想电路，没有电阻、电容和电感。当频率升高时，与轨道相关的电感和电容开始影响性能。由于过孔存根和走线缺陷导致的走线阻抗不匹配会导致信号在接收器内不能完全吸收。
在这高数据速率下，会导致信号过冲，下冲和振铃，从而产生信号错误。为了解决这个问题，传输线在下方提供接地平面和终端电阻。可以通过实施适当的终端方案来控制阻抗失配，具体的终端方案取决于具体的应用。
1）并联终端方案
在该方案中，终端电阻（RT）等于线路阻抗。该终端电阻尽可能靠近负载放置，以实现最大效率，该终端电阻的电流负载在高输出状态下最大。
并行端可在高速PCB中提供最高效率
2）戴维南终端方案
戴维南终端方案是并行终端方案的替代方案，其中终端电阻（RT）被分成2个独立的电阻，等于线路阻抗，该方案减少了从电源汲取的总电流并增加了从电源汲取的电流，因为电阻放置在UCC和地之间。
高速PCB中的戴维南端接
3）有源并联终端
在有源并联终端，相当于线路阻抗（Z0）的终端被放置在偏置电压的路径上，偏置电压的安排使输出驱动器可以从高电平和电平中提取电流。这个方案需要一个单独的电压源，该电压源可以灌入和拉出电路以匹配出传输速率。
高速PCB中的有源并行终端
4）串联-RC并联终端
在串联-RC并联终端中，电阻和电容（>100pF）组合充当终端阻抗，这里终端电阻（RT）等于Z0，电容阻挡低频信号并通过高频分量，因此，RT的直流负载效应不会影响驱动器。
高速PCB中的串联RC并联终端
5）串联终端
匹配信号源端的阻抗，而不是匹配负载端的阻抗。这个方案有助于减弱二次反射，线路阻抗根据负载的分布而变化。单个电阻值并不适用于所有条件，该方法只需要在源端使用一个组件，而不是在每个负载上使用多个组件吗，但是会通过增加RC时间常数来延迟信号路径。
高速PCB中的串联短接
6）差分对端接
在接收端的信号之间需要一个端接电阻。终端电阻必须匹配差分负载阻抗（通常为100Ω）
高速PCB设计中的差分对终端
2、高速PCB设计防止传输损耗
传输介质会产生以下传输损耗：
- 介电吸收：高频介质中的信号使PCB介电材料吸收信号能量，会降低信号强度，只能通过选择完美的PCB材料来控制。
- 集肤效应：高频信号还负责生成具有不同电流值的波形，这样的信号有它们的自感值，会在高频时引发增加的感抗，从而导致PCB表面导电面积的减少、电阻增加以及信号强度的衰减。可以通过增加磁道宽度来减少集肤效应。但并不是每次都可行。
高速PCB设计中防止传输损耗措施
除了仔细选择PCB绝缘材料和轨道布局，还可以通过包括可编程差分输出电压、预加重和接收器均衡来减少信号衰减。差分输出电压的增加有助于改善接收器处的信号，预加重是通过提高第一个传输符号的电平来加强高频信号分量的方式，接收器均衡电路衰减低频信号分量以弥补传输线损耗。
3、高速PCB设计中防止串扰的发生
我们都知道当电流（比如信号）通过电线时，会在附近产生磁场，如果两条线在附近，则两个磁场会相互作用，导致两个信号之间的能量交叉耦合，称为串扰。
电感耦合和电容耦合就会导致串扰的能量交叉耦合。
高速PCB信号线上的串扰
串扰有2种类型：垂直和水平，垂直串扰是由其他层或者层间信号引起的，而同一层或者层内信号引起水平串扰。
注意：最大串扰值是接收器的预期电压与接收器阈值之间的差值。
如何防止串扰，可以通过分离走线，在各层之间放置接地平面以及使用低介质电材料来防止串扰。这里介绍3种措施。
1）走线间距
两条走线的中心间距至少应该为走线宽度的3倍距离，在不影响两条走线之间的分离情况下，将走线与地平面之间的距离最多减少10密耳有助于减少串扰。
走线分离可以减少高速PCB中的串扰
2）接地层的放置
不同层之间的串扰可以通过在它们之间放置固体接地层来防止，虽然增加平面会增加成本，但是也会解决一些问题，如控制走线阻抗，减少旁路电容电流环路和电源阻抗等。
实心接地层可以解决高速PCB中的信号完整性问题
3）低介电常数材料
低介电常数材料通过降低走线之间的互电容/杂散电容来克服串扰。
关于串扰的更多内容，欢迎阅读以下文章： 串扰是什么意思？串扰的原因及解决办法？一文给你总结，减少串扰
4、在高速PCB设计中避免直角走线，注意过孔位置
走线布线和过孔位置通过增加反射，串扰和改变阻抗值来影响信号完整性。具有直角的走线会引起更多的辐射，因为会增加拐角区域的电容值，导致特性阻抗发生变化，随后发生反射。
解决方案：可以通过用2个45°角代替直角弯曲来最大限度地减少反射，要获得最小的阻抗变化，圆弯布线是最好的。
在拐角处，应将高速信号转换为45°弯道
- 过孔对于布线很重要，但也会增加电感和电容值，从而改变特性阻抗值，增加反射。
- 过孔也会增加走线长度，避免在不同的走线中添加过孔。
5、高速PCB设计中不同走线
- 正交布线在不同层上引导信号并最小化耦合区域最小化信号之间的并运行长度（>500mils）
- 仅具有短平行运行的走线
- 减少驱动扇出（负载数量）。
6、开关效应：高速PCB设计中避免接地反弹
与模拟不同，数字电路需要快速开关时间，，因为在“0”和“1”信号电平之间切换。当速度增加时，切换周期减少。当多个输出同时从“高”逻辑切换到“低”逻辑时，存储在I/O负载电容中的电荷会流入期间。
该电流通过内部接地对地具有阻抗的引脚离开设备。开关电流在此阻抗中产生电压。因此期间和电路板之间存在电压差，这种电压差称为饥饿第反弹，接地反弹导致板上的其他设备将“低”输出视为“高”，可以通过采用以下解决方案来减少地弹：
- 引脚转换率控制（允许设计人员减慢驱动器的速度，从而降低跳动率），快速转换率时造成反射，串扰和地弹的原因
- 提供多各电源和接地引脚，可以高速I/O引脚防止在靠近接地i你叫的位置以减轻开关效应。
高速PCB中地弹减少的设计
在处理PCB中的高速信号时，设计人员应考虑以下注意事项。
- 为相应的UCC/GND添加去耦电容，使其尽可能靠近器件的电源和接地引脚，如果电源和GND通过过孔到达引脚，则去耦电容应该防止在引脚和过孔之间。
将去耦电容放置在靠近IC电源引脚的位置，可以降低电源轨噪声
- 在输出端添加外部缓冲器，以最大限度地减少设备引脚上的负载
- 通过使用缓冲IC等外部设备缓冲负载来判断负载电容
- 尽量减少可以同时切换的输出数量，并将它们均匀分布在整个设备中
- 尽可能去除上拉电阻，使用下拉电阻
- 使用提供独立UCC和地平面的多层PCB
- 开放同步设计，这样的设计不会受到瞬时引脚切换的影响
- 使用更大的通孔尺寸以将电容焊盘连接到电源和接地层，以减少去耦电容中的电感
- 将过孔放置哎靠近电容焊盘的位置
- 使用SMD电容可以最大限度地减少引线电感
将过孔放置在靠近电容焊盘的位置，可以减少接反弹
注意：通过电源平面提供均匀分布的电源可以降低系统噪声
7、高速PCB设计中降低EMI
PCB还会影响系统的EMI/EMC性能，自动布线通常遵守DRC设计规则，不符合电磁兼容性.。此类PCB需要固定，例如电缆和屏蔽外壳上的氧化铁。
大部分PCB都容易受到电磁干扰，可以通过以下方式减少：
- 使用低电感元件，例如具体低ESR和有效串联电感ESL的表面贴装电容提供适当的接地以实现最短的电流返回路径和最短的电流环路。
较短的返回路径具有较低的阻抗，从而提供更好的EMC性能。
- 始终在电源信号平面旁别使用实心接地平面
四、高速PCB设计中更多建议
- 确定最高频率网络并计算系统中最快上升时间
- 检查接收器和电源的输入和输出电气规格
- 考虑一下走线上受控阻抗值，端接和传播延迟，
- 在带线（指在PCB外层布线的走线，通过电介质与参参考平面（GND或者UCC隔开）和带状线（具有2个参考平面的内层布线的走线）路由技术之间进行选择，通过模拟确定哪种方法更符合EMC标准并且可以提供更好的信号完整性。下面为2种方法的对比
通过带状线和微带布线进行信号传输
对于高质量的信号传输，还应该考虑时钟和差分路由技术
通过擦划分路由进行信号传输
- 考虑不同电源电压的数量，是共用一个电源平面，还是分开？
- 为发射器路径、接收器路径、模拟信号、数字信号等功能创建图表。
区分高速和低速信号
- 至少确定两个独立的功能组之间是否存在连接？始终考虑返回电流和其他走线的串扰
- 考虑空间宽度间隙
- 两层之间的最小距离应该是多少？
- 钻孔和过孔的最低要求是什么？使用盲孔和埋孔是否可行？
以上都是PCB工程师在设计时需要考虑到的点，希望大家能够多多支持我们EMA。
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