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器件3D模型￥ 132.45
TSB12LV21BPGFG4 产品设计参考手册 - TI（德州仪器）
制造商:
TI（德州仪器）
分类:
接口芯片
封装:
LQFP-176
Pictures:
3D模型
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TSB12LV21BPGFG4数据手册
Page:
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iii
Contents
Section Title Page
1 Overview 1–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1 Description 1–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.1 Link Core 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.2 Physical-Link Interface 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.3 Host Bus Interface 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.4 General 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.5 Enhanced Plastic 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.6 Ordering Information 1–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 Terminal Assignments 1–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3 Terminal Functions 1–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 Architecture 2–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1 Functional Block Diagram 2–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.1 Physical Interface 2–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.2 Transmitter 2–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.3 Receiver 2–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.4 Transmit and Receive FIFO Memories 2–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.5 Cycle Timer 2–2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.6 Cycle Monitor 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.7 Cyclic Redundancy Check (CRC) 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.8 Internal Registers 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.9 Host Bus Interface 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3 Internal Registers 3–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1 General 3–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 Internal Register Definitions 3–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1 Version/Revision Register (@00h) 3–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.2 Node-Address/Transmitter Acknowledge Register (@04h) 3–3. . . . . . . . . . . .
3.2.3 Control Register (@08h) 3–4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4 Interrupt and Interrupt-Mask Registers (@0Ch, @10h) 3–5. . . . . . . . . . . . . . . .
3.2.5 Cycle-Timer Register (@14h) 3–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.6 Isochronous Receive-Port Number Register (@18h) 3–8. . . . . . . . . . . . . . . . . .
3.2.7 FIFO Control Register (@1Ch) 3–8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.8 Diagnostic Control Register (@20h) 3–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.9 PHY-Chip Access Register (@24h) 3–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.10 Asynchronous Transmit-FIFO (ATF) Status Register (@30h) 3–10. . . . . . . . .
3.2.11 ITF Status Register (@34h) 3–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.12 GRF Status Register (@3Ch) 3–11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.13 Host Control Register (@40h) 3–12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.14 Mux Control Register (@44h) 3–13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 FIFO Access 3–16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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